工作职责：
1.顶层/块级RTL（Verilog或System Verilog）设计，集成和测试。
2.与RF / Analog设计团队合作，为PLL，A / D，D / As等模拟电路实现校准算法和控制功能（在Verilog中）。
3.为数字接收器和发送器（例如FIR滤波器和增益控制）设计并实现数字信号处理功能。
4.设计并实现微处理器/内存/外围设备控制。
5.与测试团队合作，以验证数字和模拟无线电功能。
6.开发用于无线电测试平台的FPGA设计（Altera / Xilinx）。
7.开发用于无线电原型平台的FPGA设计（Altera / Xilinx）。
8.针对功率，性能，面积和时序优化ASIC。
9.参与ASIC的物理设计：综合，扫描插入，ATPG，平面布置，布局和布线，时序收敛，形式验证，静态时序分析，后注释仿真。
工作要求
1. 5年以上ASIC / FPGA设计，验证或相关工作知识；
2.具有Verilog，System Verilog或VHDL的RTL设计；
3.蜂窝系统知识（GSM，CDMA，WCDMA，LTE，NR）；
4.连接系统知识（GPS，蓝牙，WIFI）；
5.了解无线电收发器，数字信号处理，微处理器；
6.使用Quartus或Vivado的FPGA设计；
7.熟悉前端，中端，后端ASIC设计工具（Cadence / Synopsys）；
8.熟悉实验室设备（逻辑分析仪，示波器，频谱分析仪）；
9.具有脚本工具（如Perl，Matlab）的经验；
10.优秀的沟通，人际关系，团队合作能力；
11.工程学或相关领域的学士学位优先资格。
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